El presente articulo describe el diseno y la implementacion de un sistema que permite visualizar algunas secuencias y mensajes en una FPGA. El documento muestra el desarrollo de la logica a implementar en codigo VHDL para un contador descendente de cuatro (4) digitos de 9999 a 0000, un cronometro ascendente que muestra el conteo de minutos y segundos (mm:ss) de 00:00 a 59:59, un mensaje de cuatro letras y un mensaje de al menos 10 caracteres los cuales se muestran de forma dinamica en los cuatro (4) displays siete segmentos de la tarjeta NEXYS2.