Este articulo, expone la implementacion de un sistema de decompresion de video digital orientado al bajo consumo consumo de potencia para dispositivos moviles, el cual cumple con el perfil simple del estandar H.263 y ha sido sintetizado en un dispositivo logico programable (FPGA). Se implementan cuatro diferentes tipos de arquitecturas del modulo 2D-IDCT para lograr una reduccion del consumo de potencia dinamica en el decodificador. Las tecnicas de bajo consumo usadas consisten en la reduccion de tamano de bits en las MAC (multiplicadores de baja precision), omision de bloques nulos y la reduccion de conmutacion en memoria, con las cuales se logra reducciones hasta del 70% en el consumo de la 2D-IDCT y de hasta un 74% en el decodificador de video H.263.